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关于混合集成电路的EMI设计
发布日期：2024-11-16 08:09     点击次数：197
介绍混合集成电路由半导体的组合制成集成工艺和厚膜(薄膜)工艺集成电路。混合集成电路通过用成膜方法在衬底上制造厚膜或薄膜元件及其互连线，混合和组装分立的半导体芯片整体式集成电路、或微元件，然后添加封装。它具有装配密度高、可靠性高、电气性能好的特点。随着电路板尺寸的减小、布线密度的增加和工作频率的不断提高，电路中的电磁干扰现象越来越突出，电磁兼容性问题已经成为电子系统正常运行的关键。电路板的电磁兼容设计成为系统设计的关键。电磁兼容原理电磁兼容性是指电子设备和电源在一定电磁干扰环境下正常可靠工作的能力。电子设备和电源也能够限制自身的电磁干扰，避免干扰周围的其他电子设备。任何电磁干扰的发生都必须有三个基本条件:首先，必须有干扰源，即产生有害电磁场的装置或设备；其次，应该有一种传播干扰的方法。一般来说，有两种方式:传导耦合和辐射耦合。第三，应该有易受干扰的敏感设备。因此，要解决电磁兼容问题，就要逐一解决电磁干扰的三个要素:降低干扰产生要素的干扰强度；切断干扰的传播途径；降低系统对干扰的敏感度。混合动力汽车中的电磁干扰集成电路设计包括传导干扰、串扰干扰和辐射干扰。在解决电磁干扰问题时，首先需要确定发射器的耦合路径是导电的、辐射的还是串扰的。如果在承载信号的导体附近出现高幅度瞬态电流或快速上升的电压，电磁干扰的问题主要是串扰。如果干扰源和敏感设备之间有完整的电路连接，则是传导干扰。发射高频信号的两条平行导线之间会发生辐射干扰。 集成电路 3电磁兼容设计在混合动力车的设计中集成电路电磁兼容性，首先进行功能测试，并在方案确定的电路中检查电磁兼容性指标是否满足要求。否则，应修改参数以达到指标，如传输功率、工作频率、设备重选等。二是做防护设计，包括滤波、屏蔽、接地和重叠设计等。三是做布局调整设计，包括总体布局检查、构件和导线布局检查等。一般来说，电路的电磁兼容设计包括:工艺和元器件的选择、电路布局和布线等。3.1工艺和零件的选择混合的集成电路有三种制造工艺可供选择，单层薄膜、多层厚膜和多层共烧厚膜。薄膜工艺可以生产高密度混合电路所需的小尺寸、低功率和高电流密度的元件。它具有高质量、稳定性、可靠性和灵活性的特点，适用于高速、高频和高封装密度电路。然而，只能进行单层布线，成本相对较高。多层厚膜工艺可以以较低的成本制造多层互连电路。从电磁兼容性的角度来看，多层布线可以降低电路板的电磁辐射，提高电路板的抗干扰能力。由于可以设置特殊的电源层和地层，信号与地线之间的距离仅为层间距离。这样，电路板上所有信号的环路面积可以最小化，从而有效降低差模辐射。其中，多层共烧厚膜技术优势更大，是目前无源的主流技术集成。它可以实现更多的布线层，易于嵌入元件，提高组装密度，具有良好的高频特性和高速传输特性。另外，它与薄膜技术具有良好的兼容性，两者的结合可以实现组装密度更高、性能更好的混合多层电路。混合电路中的有源器件通常是裸露的芯片，以及相应的封装好的芯片没有裸时可以选择芯片。为了获得最佳的电磁兼容特性，表面安装型芯片尽可能多的选择。当...的时候芯片选择低速时钟时，应在满足产品技术规格的前提下尽可能选择低速时钟。当可以使用碳氢化合物时，不要使用交流电，当可以使用CMOS4000时，不要使用碳氢化合物。电容应具有低等效串联电阻，以避免信号大幅衰减。这封装的混合电路可以由kovar金属基底和外壳盖制成，它们并联焊接并且具有良好的屏蔽效果。3.2电路布局在划分混合微电路布局时，应首先考虑三个主要因素:输入/输出引脚数量、器件密度和功耗。一个实际的规则是，片状元件占据的面积是衬底的20%，每平方英寸的功耗不超过2W..就器件布局而言，原则上，相互关联的器件应尽可能靠近，数字电路、模拟电路和电源电路应分开放置，高频电路应与低频电路分开。易受噪声影响的器件、低电流电路和高电流电路应尽可能远离逻辑电路。时钟电路和高频电路等主要干扰源和辐射源应分开布置，远离敏感电路。输入和输出芯片应位于混合电路的输入/输出出口附近封装。高频元件应尽可能缩短连接，以减少分布参数和相互电磁干扰。易受干扰的组件不应靠得太近，输入和输出应尽可能远。振荡器尽可能靠近时钟的位置芯片并且远离信号接口和低电平信号芯片。组件应平行或垂直于基板的一侧，并且组件应尽可能平行排列。这不仅减少了元件间的分布参数，而且符合混合电路的制造工艺，易于生产。混合电路基板上的电源和接地引出焊盘应对称布置，最好均匀分布多个电源和接地输入/输出连接。裸露的安装区域芯片连接到最负的电位平面。选择多层混合电路时，电路板的层间排列随具体电路而变化，但一般具有以下特点。(1)布线层应尽可能靠近电源或接地层布置，以产生磁通抵消效应。(2)电源和地层分布在内层，可以作为屏蔽层，可以很好地抑制电路板上固有的共模射频干扰，降低高频电源的分布阻抗。(3)电路板中的电源平面和接地平面尽可能彼此相邻。一般来说，接地层在电源层之上，因此层间电容可以用作电源的平滑电容，而接地层对分布在电源层中的辐射电流起屏蔽作用。3.3导体布局在电路设计中，往往只注意增加布线密度， 电子元器件采购网 或者追求均匀的布局，忽略电路布局对抗干扰的影响，导致大量信号辐射到空间中形成干扰，这可能导致更多的电磁兼容性问题。因此，良好的布线是成功设计的关键。3.3.1接地线布局地线不仅是电路的潜在参考点，也是信号的低阻抗环路。接地线上的常见干扰是接地回路电流引起的接地回路干扰。解决这种干扰问题就是解决大多数电磁兼容性问题。接地线上的噪声主要影响数字电路的接地电平，当数字电路输出低电平时，它对接地线上的噪声更加敏感。接地线上的干扰不仅会导致电路故障，还会导致传导和辐射发射。因此，减少这些干扰的关键是尽可能降低接地线的阻抗(对于数字电路，降低接地线的电感尤为重要)。接地线的布置应注意以下几点:(当倍数芯片安装在板上时，地线上会出现很大的电位差。接地线应设计为闭环，以提高电路的噪声容限。(2)兼具模拟和数字功能的电路板。模拟接地和数字接地通常是分开的，并且只在电源处连接。(3)根据不同的电源电压，数字电路和模拟电路分别设置地线。(4)公共接地线应尽可能加厚。使用多层厚膜工艺时，可以特别设置接地面，这有助于减小环路面积，降低接收天线的效率。并且可以用作信号线的屏蔽体。(5)应避免梳接地线。这种结构使信号回路变大，这将增加辐射和灵敏度，以及之间的公共阻抗芯片也可能导致电路误操作。3.3.2电源线布局一般来说，除了电磁辐射直接造成的干扰外，电力线造成的电磁干扰是最常见的。因此，电源线的布局也非常重要，一般应遵守以下规则。(1)芯片应在电源引脚和接地引脚之间去耦。去耦电容是0.01uF的片状电容，应安装在接近芯片以最小化去耦电容的环路面积。(2)选择补丁类型时芯片，试着选择芯片其电源引脚更靠近接地引脚，可以进一步减小去耦电容的电源环路面积，有利于实现电磁兼容。(3)电源线应尽可能靠近地线，以减少电源回路的面积，差模辐射应较小，这有助于减少电路的交叉干扰。不要重叠不同电源的电源回路。(4)采用多层工艺时，模拟电源和数字电源分开，避免相互干扰。不要将数字电源和模拟电源重叠，否则会产生耦合电容并破坏分离度。(5)电源层和接地层可以完全绝缘。当频率和速度很高时，应选择低介电常数的介质浆料。电源平面应靠近接地平面，并布置在接地平面下方，以屏蔽分布在电源平面上的辐射电流。3.3.3信号线布局当使用单层薄膜工艺时，一种简单且适用的方法是首先布置地线，然后将关键信号(例如高速时钟信号或敏感电路)放置在它们的接地电路附近，最后布线其它电路。信号线的布置优选地根据信号的流向顺序来布置，以便使电路板上的信号平滑流动。如果要最小化电磁干扰，请让信号线尽可能靠近与其一起形成的返回信号线，以便最小化返回电路的面积，从而避免辐射干扰。低电平信号通道不能靠近高电平信号通道和未滤波电源线，噪声敏感布线不应平行于大电流和高速开关线。如果可能，将所有关键走线排列为带状线。不兼容的信号线(数字和模拟、高速和低速、大电流和小电流、高电压和低电压等)。)应该彼此远离并且彼此不平行。信号之间的串扰对相邻平行走线的长度和间距极其敏感，因此高速信号线和其他平行信号线之间的间距变宽，平行长度尽可能减小。导带的电感与其长度和长度的对数成正比，与其宽度的对数成反比。因此，导带应尽可能短，同一元件的每个地址线或数据线的长度应尽可能保持一致，用作电路输入和输出的导体应尽可能避免相互平行，最好在它们之间添加接地线，以有效抑制串扰。低速信号的布线密度可以相对较大，而高速信号的布线密度应该尽可能小。在多层厚膜工艺中，除了遵守单层布线的规则外，还应注意:尝试设计一个单独的接地层，信号层与地层相邻。当不能使用时，必须在高频或敏感电路附近设置接地线。分布在不同层上的信号线方向应相互垂直，这样可以减少线间电场和磁场的耦合干扰。同一层的信号线应保持一定距离。最好用相应的接地电路隔离它们，以减少线路之间的信号串扰。每条高速信号线应限制在同一层。信号线不应太靠近基板边缘，否则会引起特征阻抗变化，容易产生边缘场，增加向外辐射。3.3.4时钟线布局时钟电路在数字电路中起着重要作用，也是电磁辐射的主要来源。上升沿为2ns的时钟信号的频谱为160MHz。因此，设计一个好的时钟电路是保证整个电路电磁兼容性的关键。关于时钟电路的布局，有以下注意事项:(1)连接晶体振荡器输入/输出端的所有导带应尽可能短，以减少噪声干扰和分布电容对晶体振荡器的影响。(2)晶体振荡器电容的接地线应尽可能宽、短地连接到带导带的器件上；最靠近晶体振荡器的数字接地引脚应尽量减少过孔。(3)不要使用菊花链结构来传输时钟信号，而是使用星形结构，即所有时钟负载都直接连接到时钟电源驱动器。

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